近期，多家产业媒体与研究机构披露消息，NVIDIA 已启动 HBM（高带宽存储器）“base die” 的自主研发计划，并计划采用 3nm 逻辑工艺，预计在 2027 年下半年进行小规模试产。若消息属实，这一举动或将深刻影响未来 HBM4/4E 的技术路线与全球供应链格局。
什么是 HBM Base Die？
在 HBM堆叠结构中， base die（逻辑基底晶片）位于存储芯片底部，负责高速 I/O、PHY、信号调节与管理等功能。随着 HBM 频宽和功耗需求的不断攀升，base die 逐渐需要借助先进逻辑制程（如 5nm、3nm）来满足高速串行接口与低功耗设计的要求。
NVIDIA 的动机
业内分析认为，NVIDIA 之所以切入 base die 设计，主要有以下考虑：
性能与整合优化：通过自研逻辑层，NVIDIA 可针对其 GPU 与 AI 加速器进行深度优化，提升内存带宽利用率并降低延迟。
供应链掌控力：在 HBM 供给紧张的情况下，掌握 base die 设计有助于增加与存储厂商谈判的主动权。
满足更高规格需求：NVIDIA 早前已推动 HBM4 达到更高速率（如每引脚 10Gbps），自研 base die 或将为此提供技术保障。
对产业的潜在影响
内存厂立场摇摆：SK hynix、Samsung 等厂商可能继续维持自有 base die 设计，以保持产品差异化；但也不排除在满足大型客户需求时采用第三方逻辑设计。
代工厂角色增强：若 NVIDIA base die 采用先进制程，代工伙伴（如台积电、三星代工）在 HBM 生态中的地位将进一步提升。
风险与挑战：HBM base die 涉及高速 PHY、信号完整性及良率管控，自研路线将带来额外技术和成本挑战。
对产业的潜在影响
目前，关于 NVIDIA base die 的公开信息主要来自媒体与研究机构，NVIDIA 尚未对外正式确认。报道普遍认为，小规模试产的时间窗口在 2027 年，但量产与商用进度仍存在变数。